改TDLTE综合测试仪表关键模块的研究与实

TD-LTE综合测试仪表关键模块的研究与实现

摘 要： 在对OFDM调制以及FPGA、DSP、中频接口进成都小微企业(民营经济)普遍实力不够强行深入研究的基础上，提出了一种TD-LTE系统中下行链路基带信号发送的实现方案，在系统的设计思路和硬件资源上进行了优化。在实际的硬件环境下，通过大量测试，验证了该方案的可行性和有效性。

关键词： TD-LTE；基带信号发送；OFDM调制；FPGA

正交频分复用技术[1]（OFDM）由于频谱利用率高、易于实现等优点，在现代无线通信领域得到了广泛的应用。在TD-LTE中，下行链路采用的就是OFDM技术。

TD-LTE物理下行链路需要进行一系列的算法操作，其中IFFT变换是必不可少的。由于做FFT和IFFT变换会占用较多的资源，从目前的硬件处理速度来看，不可能完全靠DSP完成这些算法，所以在设计中一般采用DSP＋FPGA的信号处理核心[2]。其中由DSP完成灵活多变和计算量不大的运算，由FPGA完成快速和固定的较大计算量的运算[3]，这样就可以同时发挥DSP和FPGA的优点。本文基于TD-LTE无线终端综合测试仪表项目的开发，提出了使用FPGA实现基带信号发送的方案，并进行了相关的研究。

1 OFDM调制原理

TD-LTE系统采用OFDMA作为下行链路的多址方式，如图1所示。

1.1 子载波映射

子载波映射形式有集中式(Localized)[3]和分布式(Distributed)两种。下行链路使用的是集中式映射形式。

2 硬件实现与优化方案

2.1 基带信号发送模块的硬件实现

基带信号发送在基带板中最关键的部分是做IFFT变换，在硬件实现过程中涉及到与DSP以及中频、射频的接口问题，所以围绕IFFT变换，周围还要增加一些必需的模块。TD-LTE无线终端综合测试仪表中基带信号发送模块的硬件实现如图3所示。

McBSP接口间传输的信号是帧同步信号(fsx)和32 bit的数据信号（dx）以及时钟信号（clkx）。在本系统中采用的fsx和dx的延迟是两个时钟。FPGA中的McBSP接口通过移位寄存器和缓冲寄存器完成数据的接收，将串行的比特流转换成32 bit宽的并行数据。

将McBSP接口接收的数据导入McBSP_READ模块，在控制信息的控制下，对数据完成相应的子载波映射后，存入两片形成乒乓操作的RAM

。

2.1.2 I2C接口设计

I2C总线协议规定，在 SDA上发送数据，每个字节必须为8 bit，首先传输的是字节的最高位（MSB），每次传输的字节数不受限制。主机发送起始条件后，首先发送一个7 bit的从机地址，紧接着发送1 bit的数据传输方向位（R/W）以指示是由从器件读取数据还是把数据写入从器件。数据传输由主机产生的停止条件结束，完整的数据传输时序如图5所示。

2.1.3 IFFT变换

IFFT变换是基带信号发送的关键模块，本系统使用的IFFT变换点数N等于2 048。IFFT的实现是调用IPcore[5]，通过对表2中几种算法的综合比较，最终采用的是Pipelined stresming I/O 型，可以满足连续数据流的处理，且速度较快，但是会比突发类型（Burst）占用更多的资源。

2.1.4 系统定时模块的设计

系统定时（TIMER）是整个系统重要的模块。主要功能是以系统时钟122.88 MHz为基准，对LTE系统的帧以及时隙定时。一方面通过发送子帧中断和帧中断信号控制DSP子帧以及帧的发送；另一方面要对FPGA中的DDR2 SDRAM进行控制，进而完成对TX模块的控制，以保证基带信号的发送满足标准中的规定。

2.1.5 中频、射频模块

TX模块后的数据进入中频，在中频进行IQ调制，之后对IQ调制后的数据进行CIC插值，以122.88 MHz的D/A采样速率输出，在频域上将信号调制到中心频率为30.72 MHz，带宽为所需的相应带宽。在射频（RF）中，进行混频操作，将数据调到2.4 GHz的载波上。之后通过天线发送数据。

2.2 硬件实现中的优化方案

2.2.1 系统设计优化

由于基带信号的发送需要满足多种带宽的需求，相应的子载波数和子载波映射的位置都会不同，因此本系统中提出了将DSP的控制信息通过I2C总线传到FPGA中，这样FPGA收到控制信息后，在McBSP_READ模块中进行相应的子载波映射操作，并将映射后的数据送到RAM中。

同时无线帧的发送也要满足相应的上下行链路配置，如表3所示。FPGA通过I2C总线接收DSP的控制信息后，控制TX模块进行相应的发送控制。

2.2.2 存储资源优化

由于IFFT连续变换后的数据量很大，如果用RAM存储数据，则会占用很多的FPGA逻辑资源，而基带板中DDR2 SDRAM空间很大。故在本系统中，IFFT变换后通过MIG接口将数据导入DDR2 SDR又兼具超大“百宝箱”的实用动能。旋转扣钩、金属板、弹簧钩、锁和匙扣赋予皮包轻松利落的都市外观AM中，这样可以节省很多逻辑资源，DDR2 DRAM存储模型如图6所示。之后通过系统定时（TIMER）对DDR2 SDRAM的数据读取进行控制，将数据发送到TX模块中。

3 硬件平台搭建与测试

3.1 下载代码到芯片中进行实际测试结果

用Verilog HDL[6]编写testbench仿真验证无误后，用ISE10.1将FPGA程序下载到基带板上的XILINX XC5VSX95T芯片中，然后使用CCS软件将DSP的相应程序下载到TMS320C6455ZTZ芯片中。本硬件平台中DSP发送25个资源块（RB），在DSP中设置软复位，对FPGA进行复位控制。用chipscope观察的从TX模块输出信号波形如图7所示。

图7中，tx_flag信号为高电平时表示输出I_DATA_OUT和Q_DATA_OUT有效，I_DATA_OUT是IFFT变换后的实部，Q_DATA_OUT是虚部。

3.2 中频信号在频谱仪中的捕捉

基带板的数据通过FPGA的引脚发送到中频板中，在中频板中进行IQ调制，将频谱搬移到中心频率30.72 MHz上，且带宽约为5 MHz，中心频率在30.72 MHz上，带宽约为4.5 MHz，幅度在-25 DBm，已满足需求。

本文介绍了TD-LTE下行链路OFDM调制，并重点介绍了子载波映射和基带信号生成的原理。然后基于TD-LTE无线终端综合测试仪表的开发，提出了本系统中的基带信号发送设计流程。具体介绍了McBSP模块、系统定时模块、IFFT变换、DDR2 SDRAM等关键模块，然后在系统设计思路和硬件资源上提出了优化方案。在仿真正确后，基于基带板和中频板，使用chipscope实际捕捉波形。最后在中频板中通过频谱仪分析了频谱，进一步验证了FPGA实现基带信号发送的正确性。